SRAM
别名：Static RAM、静态随机存储器、静态RAM、静态随机存取存储器
**S**tatic **R**AM，静态随机存取存储器。每个单元由 6 个晶体管（6T）构成，**无需刷新**即可保持数据，速度最快但单元面积大、密度低。
SRAM（Static RAM）
Static RAM，静态随机存取存储器。每个单元由 6 个晶体管（6T）构成，无需刷新即可保持数据，速度最快但单元面积大、密度低。
与DRAM对比
| 对比项 | SRAM | DRAM |
|---|---|---|
| 单元结构 | 6T（六晶体管） | 1T1C（晶体管+电容） |
| 刷新 | 不需要 | 周期性刷新（64ms级） |
| 速度 | 极快（ns级） | 较慢（数十ns） |
| 密度 | 低（6晶体管/位） | 高（1T1C/位） |
| 成本/位 | 高（10-100x） | 低 |
| 功耗（静态） | 高（漏电流） | 低 |
| 典型容量 | KB~MB级 | GB级 |
| 典型应用 | CPU/GPU/ASIC片上缓存 | 系统主存 |
在AI硬件中的关键角色
SRAM 是 AI 算力芯片的核心瓶颈之一——"memory wall"问题：
[XPU](/wiki/xpu/)（GPU/AI加速器）内部存储层次
├── 寄存器文件（Register File，SRAM）
├── L1 Cache（KB级，SRAM，与运算单元同频）
├── L2 Cache（MB级，SRAM，片上共享）
├── L3 Cache（MB~数十MB，SRAM，跨核共享）
│ └── AMD 3D V-Cache：3D堆叠SRAM扩展L3
├── [HBM](/wiki/hbm/)（GB级，封装外高带宽）
└── [DRAM](/wiki/dram/)（系统主存，CPU侧）
典型AI芯片的SRAM规模
| 芯片 | SRAM容量 | 工艺 |
|---|---|---|
| NVIDIA H100 | 50MB L2（共享） | TSMC 4N |
| NVIDIA B200 | 72MB L2 | TSMC 4NP |
| AMD MI300X | 256MB L2+L3（Infinity Cache） | TSMC N5+3D V-Cache |
| 苹果 M3 Ultra | 96MB L2 + 768MB L3 | TSMC N3B |
| 华为昇腾 910B | ~64MB L2 | 中芯N+1/N+2 |
网络芯片中的SRAM
交换芯片和AI网络ASIC高度依赖片上SRAM做报文缓存：
[交换芯片](/wiki/switch-chip/)（51.2T/102.4T）
└── 大容量片上SRAM（数十~数百MB）
├── 报文缓冲（Packet Buffer）
├── 队列管理（Queuing）
└── 路由表查找（TCAM辅助）
代表厂商：
- 博通（Broadcom）：Tomahawk 5/Ultra 系列
- Marvell：Teralynx 8
- Barefoot/Intel Tofino：P4可编程交换芯片
3D SRAM 与先进封装
3D堆叠SRAM是突破"片上SRAM面积有限"的关键路径：
- AMD 3D V-Cache：在CCD上方堆叠64MB L3 SRAM（混合键合）
- TSMC N3 SRAM密度提升：单面积SRAM容量约+20%
- Compute-in-Memory（CIM）：SRAM阵列内直接做矩阵乘加，规避"内存墙"
关键制造者
- 台积电（TSMC）：SRAM compiler + 嵌入式SRAM IP（eSRAM）
- Intel：自家CPU L1/L2/L3 SRAM
- AMD：3D V-Cache 3D SRAM
- GlobalFoundries：22FDX eSRAM
- 联发科/华为海思：ASIC中的片上SRAM
行业挑战
- SRAM面积占比高：现代CPU/GPU中SRAM占芯片面积30-50%
- 功耗问题：静态漏电在先进节点恶化，FinFET/GAA下SRAM Vmin受限
- 3D堆叠SRAM：被视为"内存墙"突破路径，与HBM/3D DRAM形成技术分叉
核心关系
SRAM（最快速存储层级）
├── 上位 → 寄存器（CPU内）
├── 同级 → [HBM](/wiki/hbm/)/[DRAM](/wiki/dram/)（速度vs容量权衡）
├── 3D扩展 → AMD 3D V-Cache、3D堆叠SRAM
├── 服务对象
│ ├── [XPU](/wiki/xpu/)（GPU/TPU/NPU片上缓存）
│ ├── [交换芯片](/wiki/switch-chip/)（报文缓冲）
│ └── CPU（多级Cache）
├── 工艺借鉴 → [3D封装](/wiki/3d-packaging/)（混合键合堆叠）
└── 替代方案 → Compute-in-Memory（SRAM内计算）
关键问答
- SRAM 与「── 上位」的关系是什么？
- ── 上位 → 寄存器（CPU内）。
- SRAM 与「── 同级」的关系是什么？
- ── 同级 → [HBM](/wiki/hbm/)/[DRAM](/wiki/dram/)（速度vs容量权衡）。
- SRAM 与「── 3D扩展」的关系是什么？
- ── 3D扩展 → AMD 3D V-Cache、3D堆叠SRAM。
- SRAM 与「── 工艺借鉴」的关系是什么？
- ── 工艺借鉴 → [3D封装](/wiki/3d-packaging/)（混合键合堆叠）。
相关词条
3D DRAM
区别于HBM的"芯片堆叠+TSV+硅中介层"封装式3D，**3D DRAM**指**单元层级的立体堆叠**——将DRAM存储单元（1T1C）在单芯片内沿垂直方向多层堆叠，以突破传统DRAM的微缩极限。
存储芯片
AI数据中心"算力-带宽-存储"三角中的存储侧，覆盖**介质、内存、控制、模组、缓存**五大类的全栈芯片体系，是AI服务器性能与成本的关键瓶颈之一。
交换芯片
数据中心交换机的核心芯片，决定交换机的性能、功耗和功能。
趋肤效应
高频交流电/高速信号在导体中**集中于表面薄层**流动的物理现象，是覆铜板与铜箔在AI高速时代升级到HVLP的**根本驱动力**，也是112G/224G/448G SerDesPCB材料选型的核心物理基础。
主控芯片
SSD主控芯片（Controller），负责SSD内部的数据读写管理、磨损均衡、纠错等核心功能。 别名：**存储主控芯片**（存储芯片体系下的标准命名）。
AI推理终端
部署在边缘侧进行AI推理的设备，区别于云端AI数据中心。
DRAM
**D**ynamic **R**andom **A**ccess **M**emory，动态随机存取存储器。
eMMC
**eMMC** 嵌入式多媒体卡，将**NAND Flash 介质 + 主控芯片（控制器）集成在一个 BGA 封装**内的标准化嵌入式存储模块，对 Host 侧呈现"类 SD 卡"接口，**省去 Host 侧 FTL 管理**，主要用于移动设备 / 嵌入式系统 / 入门边缘 AI 的中低成本中等容量存储。